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자료

Verilod HDL 에서 known FF or Latch 에러가 뜨면...

http://www.xilinx.com/support/answers/10075.htm

에 따르면, 이건 변수 감지 (sensitive) 목록이 너무 많아서 그렇다고 합니다. 이 때, 외부에서 합쳐주면 된다는군요.

저 링크의 예제를 조금 바꿔보면 다음과 같습니다.

always @( posedge input1 or posedge input2 or posedge clock )


assign temp = input1 | input2; 
always @( posedge temp or posedge clock ) 

로 바꾸는거죠.


always 구문의 합성 가능한 템플릿의 감지 목록 갯수의 문제라나... 아무튼 덕분에 해결한 듯 하니, 결과를 기다려봐야겠네요.

* 테스트벤치는 없어! 이젠 사라졌어! 하지만 기계에, 다운로드되어 실전을 살아가! 테스트벤치는 귀찮아서 못만들겠어요...